文章 Xilinx专用设计代码风格中提到从FPGA…
Vivado下FIFO IP核除了文章FIFO I…
在对FPGA进行约束时,分为物理约束和时序约束两种…
时序分析一般指当一个信号从输入到输出的总延迟有限制…
在工程设计的逻辑描述后，整个工程的设计并没有完全结…
在串行高速通信的发送端加入乒乓Buffer缓冲后，…
上节内容探讨了在数据交换及数据处理过程中的异步过程…
附件下载 ug482_7Series_GTP_Tr…
前几节课在Vivado下学习并使用了ROM IP核…
上节内容讲解了位提取以及自适应同步的概念，同时也输…
在FPGA设计中经常会出现有大量没有使用的IO管脚…
上一篇文章Vivado软件 调试工具的使用初步中简…
附件下载 10GE XMAC_altera (3 …
1. 工程代码下载: FPGA_DDR3_IO 2…
在完成DDR3控制器生成后，展开新生成ddr3_i…
在DDR控制器的最后阶段是设置FPGA的IO管脚的…
在Vivado控制器的生成步骤选择了DDR3选项之…
由于DDR3底层操控的复杂性，因此FPGA编程时一…
由于DDR3速度高、吞吐量大、双边沿、命令复杂、从…
如果在FPGA配置之后仍然想访问非通用输入输出的管…
由于DDR3 SDRAM速度高，数据吞吐量大因此对…
附件下载 ug470_7Series_Config…
在FPGA设计中经常会处理数据对齐以及数据与时钟对…
附件下载 ug472_7Series_Clocki…
附件下载 MAX-10-FPGA-信号完整性设计指…
附件下载 ug472_7Series_Clocki…
DDR（double data rate）是指相对…
附件下载 ug471_7Series…
Xilinx FPGA的基本结构中主要有三种嵌入存…
上节内容介绍Quartus 下LVDS RX接口生…
本节内容讲解在LVDS在Intel Altera …
在数字电气接口的设计中输入、输出（I…
1. 配置概述 Xilinx 7系列FPGA通过将…
附件下载 ug470_7Series_Config…
FIFO（first in first out）是…
1. 生成*.bit文件之前先RESET结果 首先…
fpga开发板altera学习板JTAG下载器cy…
由于双口RAM在实际应用中会经常出现a，b端口不等…
上节内容讲解了单口RAM及使用，本节着重介绍双口R…
标准SPI协议， 由motorola 公司定制。 …
在prx100t 的开发板中， 我们使用了ch93…
在上节内容中我们讲解了mif文件的格式以及使用方法…
本文为北京慧众科芯电子技术有限公司和智芯融网络大学…
在Quartus 下有许多免费的IPcore可以使…
在FPGA或嵌入式系统中，按键作为人机接口的重要部…
数码管显示译码及Verilog 代码实现 在上节内…
附件下载 N25Q_128_3_Volt_with…
原本的论坛问题：SPI读w25q128a 因为在论…
ZYNQ SoC 课程简介 ZYNQ SoC 是围…