MAC层发送Verilog工程(mac_ip_tx.v)–视频教程-4 Yvonne 2022-04-15 FPGA教学视频 1 Comment 在网络综合设计中，IP层发送模块中将数据写入MAC层发送的FIFO中。MAC层发送模块需要将payload数据打成完整的以太网数据包后，以8-bit的数据形式伴随着数据使能，根据PHY层的网速发给PHY。本文将实现MAC发送模块。 需要注册才能看内容或下载内容 Posted in FPGA教学视频, 网络视频学院Tagged A/B Buffer, Double Buffer, MAC层与IP层接口实现, MAC层发送, Ping pong Buffer, 网络综合实验 1 Comment 6班李红梅 2023-10-12 at 9:30 下午 登录以回复 老师，发送preamble 的时候不考虑MII，时钟为2.5M时，需要单独多发送半个字节的5吗？ 发表回复 取消回复要发表评论，您必须先登录。 相关链接 Python 教学视频 Vivado DDR3 控制器生成步骤（3）-视频教程-3 Verilog 课程答疑-时序约束讨论-视频教程 Verilog仿真中检测上升沿和下降沿-视频教程 Verilog 仿真中 $timeformat 使用-视频教程 Vivado DDR3 控制器生成步骤（3）-视频教程-2 Vivado DDR3 控制器生成步骤（3）-视频教程-1 Vivado DDR3 控制器生成步骤（2）-视频教程-2 Vivado DDR3 控制器生成步骤-视频教程-1 Vivado DDR3 控制器生成步骤(2)-视频教程-1 FPGA DDR3控制器-视频教程 Verilog问题答疑（42）vivado 增量编译1 –视频教程
老师，发送preamble 的时候不考虑MII，时钟为2.5M时，需要单独多发送半个字节的5吗？