在Verilog 语言仿真中， 有时会需要使用po…
在上一章中 UART 组装与实验，我们学习了UAR…
I2C接口在小颗非易失性存储芯片EEPROM上经常…
Xilinx UG900里面有详细介绍关于仿真的相…
这两种设计有什么区别，哪个才更合适。 第一种是第一…
本文主要给大家介绍如何在仿真中使用forkR…
在使用Xilinx 7 系列FPGA开发 时，往往…
1、我们经常会使用PLL产生的locked信号作为…
在SPI接口的EEPROM的原理与使用中给大家介绍…
1.FPGA固化/烧录程序到FLASH原理 在使用…
文章 Xilinx专用设计代码风格中提到从FPGA…
FII_RISCV_V2.01.002版本详情如下…
在学习本节课之前需要一些预备知识：文章Verilo…
之前学习了许多和Verilog文件操作相关的函数，…
Vivado下FIFO IP核除了文章FIFO I…
1. 下示的工程中8-bit宽的 2 对 1 多路…
1. 建立一个没有input和一个output的电…
在串行高速通信的发送端加入乒乓Buffer缓冲后，…
Xilinx 官方中文版文章。写得还是很不错的。 …
在之前的章节中，我们学习了高速通信的发送，接收等模…
在上节课Vivado真双端口（TDP）RAM IP…
附件下载 ug482_7Series_GTP_Tr…
前几节课在Vivado下学习并使用了ROM IP核…
正弦波（sine wave）在工程中有着重要的意义…
在上节课Vivado Block ROM 的生成与…
在Vivado下，Xilinx公司提供了很多实用的…
在异步通信中数据位的提取至关重要，如果能够准确的把…
上一篇文章Vivado软件 调试工具的使用初步中简…
在之前的算法中，算法执行的速度还是有些慢， 我们设…
在 Verilog实现16进制到10进制（BCD）…
附件下载 IEEE.1364-2005 (7 MB…
如果在FPGA配置之后仍然想访问非通用输入输出的管…
上一篇文章Vivado软件的使用中简单介绍了创建，…
经过前面几个步骤的分析与设计，目前对于各个模块的抽…
经过前面几个步骤的分析与设计，目前对于各个模块的抽…
图1 调度或资源分配，由于需要显示的…
当我们定义了一个向量，在使用这个向量时，可能是整个…
1. eth_phy_core.v eth_phy…
top.v 是整个网络综合实验工程的顶层模块，如图…
网络综合实验中核心设计框架组成结构: …
在前面的几节课程中， 我们介绍了$display，…
因为在论坛上有书写格式和展现形式的限…
因为在论坛上有书写格式和展现形式的限…
当我们实现以太网相关的实现中，需要使用操作系统的相…
当从应用层得到数据时， eth_udp_tx.v …
当以太网包数据被正确接收后， 解析出正确的IP地址…
eth_ip_tx.v 模块是从UDP_TX_DR…
在网络综合设计中，IP层发送模块中将数据写入MAC…
// Module Name: eth_mac_r…
IP层接收工程在网络综合实验架构中的位置如图1所示…