延迟测试 (Delay Test)
延迟测试定义
电路延迟和事件传播
路径延迟测试
非鲁棒性 (Non Robust) 测试
鲁棒性测试 (Robust)
五值逻辑和测试生成
路径延迟缺陷（Path-delay fault PDF）和其他缺陷模型
测试应用方法
组合扫描，增强扫描和普通扫描
可变时钟和额定时钟方法
全速测试
时序设计和延迟测试
总结
延迟测试定义
通过延迟测试的电路在施加输入时必然会产生正确的输出，并在指定的时序上观察到该输出。 对于组合或同步时序电路，延迟测试可验证组合逻辑中的延迟极限。
异步电路的延迟测试问题很复杂，尚未得到很好的理解。
数字电路时序
图 1 数字电路时序
电路延迟
开关或惯性延迟是门的输入变化与输出变化之间的间隔：
取决于栅极的输入电容，器件（晶体管）特性和输出电容。
还取决于输入的上升或下降时间以及其他输入的状态（二阶效果）。
近似值：门输出的固定上升和下降延迟（或最小-最大延迟范围或单个固定延迟）。
传播或互连延迟是指状态转换在门之间传播所花费的时间：
取决于路由路径的传输线影响（分布式R，L，C参数，长度和负载）。
近似值：建模为门输入的集总延迟。
事件传播延迟
为每个门建模的单集总惯性延迟
假定发生输入过渡而没有时间偏差
图 2 事件传播延迟
电路输出
每条路径都可能在输出端产生一个信号跳变。
输出过渡时间的位置取决于路径的延迟。
图 3 电路输出
单测路径 （非鲁棒性测试）
如果测试通过路径传播到路径目标的传播，则测试目标路径的延迟。
延迟测试是矢量对V1，V2的组合，其：
在路径输入处产生过渡。
产生静态敏感- 所有偏离路径的输入在V2中均处于非控制状态。
图 4 单测路径
当目标路径是唯一的缺陷路径时，静态敏感度可以保证进行测试。 因此，该测试称为“非鲁棒性”。 这是具有最小限制的测试。 没有这种测试的路径是错误的路径。
鲁棒性 ( Robust Test )测试
经过鲁棒性测试，可以确保检测到目标路径的延迟缺陷，而与其他路径的延迟缺陷无关。 鲁棒性测试是满足以下条件的组合向量对V1，V2：
在所有路径上产生真实事件（V1和V2的稳态值不同)。
所有在途信号必须具有通过目标路径到达的控制事件。
鲁棒性测试也是非鲁棒性测试。
鲁棒性测试的概念是通用的– 可以定义其他缺陷模型的鲁棒性测试。
鲁棒性测试条件
目标路径上的真实事件。
通过目标路径控制事件。
图 5 鲁棒性测试条件
五值代数
信号状态：S0，U0（F0），S1，U1（R1），XX。
路径上信号：F0和R1。
离路信号：F0 = U0，R1 = U1。
图 6 五值代数
鲁棒性测试生成
测试P3 – 路径P3的下降过渡：步骤A至E
图 7 鲁棒性测试生成
非鲁棒性测试生成
缺陷P2 – 通过路径P2的上升过渡非鲁棒测试。
图 8 非鲁棒性测试生成
路径延迟缺陷（Path-Delay Faults PDF）
每个物理路径有两个PDF（上升和下降过渡）。
路径总数是门的指数函数。必须测试通过静态时序分析（例如，来自Synopsys的Primetime）确定的关键路径。
PDF测试与延迟无关。首选鲁棒测试，但某些路径仅具有非鲁棒测试。
三种类型的PDF（Gharaybeh等，JETTA（11），1997）：
可单独测试的PDF – 具有非鲁棒性或鲁棒性的测试。
可多次测试的PDF –一组无法测试或无法测试的缺陷。也称为功能可测试的PDF。
不可测试的PDF –不可单独测试或可多次测试的PDF。
可单独测试的PDF至少具有一项单输入更改（single-input change SIC）非鲁棒性测试。
其他延迟缺陷模型
段延迟缺陷- 假定I / O路径的某个段具有较大的延迟，从而使包含该段的所有路径均出现缺陷。
过渡缺陷- 分段延迟缺陷，分段长度为单位长度（单门）：
每个闸门有两个缺陷；缓慢上升和缓慢下降。
测试类似于固定缺陷测试。例如，将一条线路初始化为0，然后测试s-a-0缺陷以检测缓慢上升的过渡缺陷。
模型点（或总）延迟缺陷。
线路延迟缺陷–通过最长延迟路径测试的过渡缺陷。 每条线或门有两个缺陷。 测试取决于门的建模延迟。
门延迟缺陷– 假定一个门的延迟增加了一定数量（称为缺陷大小），而所有其他门都保留了一定的标称延迟。 仅某些大小的门延迟缺陷可能是可检测的。
慢时钟测试
图 9 慢时钟测试
增强扫描测试
图10 增强扫描测试
正常扫描测试
生成V2状态，（A）通过V1的一位扫描移位的或者
- 由V1应用于功能模式。
图11正常扫描测试
可变时钟顺序测试
图12可变时钟顺序测试
可变时钟模型
在额定时钟时间帧的末尾，路径外触发器的模棱两可状态会影响缺陷效应的传播（Chakraborty等，IEEETCAD，1997年11月）：
缺陷模型A –偏路触发器被假定为处于正确状态；顺序非鲁棒性测试（乐观）。
缺陷模型B –偏路触发器被假定处于未知状态；顺序鲁棒性测试（悲观）。
缺陷模型C –处于稳态（无危险）状态的偏路触发器保持其正确值，而其他触发器则处于未知状态；顺序鲁棒性测试。
测试长度：将N个向量的测试序列重复N次，每次在额定时钟上应用一个不同的向量。
测试时间〜N2 x（慢时钟周期）
可变时钟示例
ISCAS -89 对标 s35932（非扫描）。
从随机向量中通过模拟器选择获得的2,124个向量（Parodi等，ITC-98）。
PDF覆盖率26,228 / 394,282〜6.7％
经过最长测试的PDF，27个逻辑门；最长的路径有29个逻辑门
测试时间约为4,511,376个时钟。
额定时钟顺序测试
所有矢量均适用额定时钟。
路径可能会在多个时间范围内被单次和多次激活。
测试生成需要41值的逻辑（Bose等，IEEETVLSI，1998年6月）。
对于非扫描电路（Bose和Agrawal，ATS-95），测试生成非常复杂。
缺陷模拟器虽然有效，但可以保守地使用（Bose等人，IEEETVLSI，1993年12月； Parodi等人，ITC-98）。
比较PDF测试模式
图13 比较PDF测试模式
全速测试 ( At-Speed Test)
全速测试是指以额定时钟速度应用测试向量。
两种全速测试方法。
外部测试：
向量可能会测试一条或多条功能性关键（最长延迟）路径以及很大百分比（〜100％）的过渡缺陷。
高速测试仪价格昂贵。
内置自测（BIST）：
硬件生成的随机向量应用于组合或顺序逻辑。
仅外部提供时钟。
超过功能关键路径的非功能路径可能会被激活，并导致良好的电路缺陷。
某些电路存在初始化问题。
时序设计和延迟测试
时序模拟：
关键路径由Primetime（Synopsys 的时序工具）等静态（无矢量）时序分析工具标识。
使用设计人员生成的功能向量进行时序或电路级仿真，可以验证设计。
布局优化：关键路径数据用于布局和布线。重复进行延迟参数提取，时序仿真和布局以进行迭代改进。
测试：需要某种形式的全速测试。测试了关键路径和所有过渡缺陷的PDF。
小结
路径延迟缺陷（PDF）对分布式延迟缺陷进行建模。它验证制造电路的时序性能。
过渡缺陷模型可以发现延迟缺陷，并且可以通过修改后的固定缺陷测试进行测试。
可变时钟方法可以测试延迟缺陷，但是测试时间会很长。
通过额定时钟测试可以有效地测试非扫描时序电路的关键路径。
使用慢速ATE的非扫描时序电路的延迟测试方法（包括BIST）需要进行调查：
抑制BIST中的非功能性路径激活。
额定时钟PDF测试生成困难。
长时间的可变时钟测试。
