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第五节 上拉、下拉电阻对电平的影响

我们已经研究了DDL,DTL等电路,为了深入研究更复杂的电路,以及对逻辑电路级联的兼容性、驱动能力评估等内容的需要,因此需要先对上拉、下拉电阻、线与、线或、集电极开路等数字电路常用概念进行全面介绍,为后面深入学习打下基础。

1.  上拉电阻、下拉电阻

上拉和下拉电阻在电路设计中是一个重要的部件,也是不可或缺的器件。

  • 上拉电阻

    上拉(pull up)电阻是指在电路的某个节点通过该电阻连接到电源,以便通过电源和该电阻确定该节点的电位(电压),如图1,图2所示。

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图1   DDL与门电路

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图2  三极管非门电路

  • 下拉电阻

下拉(pull down)电阻是指在电路的某个节点通过该电阻连接到地,以便通过电源和该电阻确定该节点的电位(电压),如图3,图4所示。

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图3  DDL或门电路

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图4 三极管非门电路

 

 

  • 上下拉电阻的必要性

图1是典型的DDL与门电路,电阻R1即为上拉电阻。如图5,如果没有该电阻将会如何呢?可以分析如下两种情况:

    • 开路情况

开路如图2所示输出端开路,当A,B 中有一个或两个都为低电平输入时,Y为低电平,但当A=1,B=1时,Y为高电平吗?答案不确定,这决定于输出端与外部其它电路的连接情况,也就是由外部电路决定。可以分三种情况。

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图5  开路输出DDL与门电路

(1)外部电路提供上拉,如图1,则与门电路处在正常的工作状态,如图6,图7所示,

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图6

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图7

(2)外部提供下拉电阻,此时无论A,B的如何,Y始终输出低电平,如图8所示。

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图8

从图8中电路可以看出,如果对输出开路的DDL与门电路提供下拉电阻,则Y的输出永远为0,已经不具备原来与门的功能,看来电路中上拉或下拉电阻在特定的电路中是必须的。需要注意的是图8中的下拉电阻并不一定显示提供,也可能级联电路中下级电路的等效输入电阻。

(3)没有外接电路,输出端保持开路状态,则Y的输出为悬浮状态,Y的值不确定。如果用测量仪器(如万用表,示波器等)测量时,如果测量仪器的输入端为无源,且有放电回路,测量结果为Y===0,此时可以等效为图9的电路。其中C0是输出端的等效电容,C0的容量很小,一般为几个pF到几十pF 之间。因此测量的结果为0。如果测量仪器的输入端为有源输入,则有可能会从输入端引入上拉效果,最终等效为图6所示电路,此时测量的结果Y应为正常的逻辑输出。

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图9

    • 短路情况

当上拉电阻短路后如图10所示,由于输入端A、B一般有等效电阻Ria、Rib,此时无论A、B的输入电平如何,输出端Y将永远为1。当然这种情况一般由于电路设计出现失误或电路故障造成,应避免出现。

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图10

上面分析了上拉电阻的各种情况,当开路时,下拉与上拉的情况相同。这里不再一一举例分析。上下拉电阻不仅用在输出端,根据电平转换的需要可以用在输入、输出以及集成电路的中间级等不同的级联电路中。

    • 上下拉电阻可将开关信号转成电平信号

在数字电路中有大量的二值信号如电流信号、开关信号、光的亮度信号等,这些信号都具备逻辑信号的特性,但在研究逻辑电路时使用并不方便,因此往往需要将这类信号转变成电平信号后再使用,而上下拉电阻恰好为信号转换提供了便利。如上图1-10都是通过上下拉将电流信号的大小通过电阻转变成电压信号,从而方便利用TTL电平标准研究逻辑电路。输入接口中也经常将开关,按键等接口器件通过上拉或下拉电阻转变成电平信号,如图11所示,

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图11

图11将开关的通断逻辑转换成电平的逻辑,为内部逻辑分析提供了统一的接口。在图中开关断开对应的输入电平为高电平,如sw1、sw3断开,则A=1,C=1; SW2闭合,则B=0,这种方式为负逻辑输入。也可以将开关断开时作为逻辑0,而导通为1,作为正逻辑输入,如图12所示。

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图12

使用上拉或下拉电阻实现开关信号转换成电平信号的电路可以有多种形式。但有一点应予以避免,即在开关由一种切换到另一种状态时不应出现悬浮的不定态。如图13虽然也能将开关信号转换成电平信号,但在切换器件,输入电平处在悬浮未定的状态,这种电路一般不推荐使用。

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图13

图13虽然可以将开关信号转换为电平信号,但单刀双置开关在切换期间A、B的状态悬浮,不能确定为高电平或低电平,这对接受该开关输入的系统造成困扰,因此设计中应予以避免。

  • 上、下拉电阻的强弱

在电路设计中经常会提到上拉电阻的强弱,那么强弱是如何定义的呢?,是不是上下拉电阻大,即为强上拉?答案是否定的。上下拉的强弱一般是指在相同的电压下流过电阻上的电流的大小。流过的电流大(或功率),则驱动强,对应上拉为强上拉,对应下拉为强下拉,反之为弱上拉或弱下拉,因此一般电阻越大,上下拉越弱,反之越强。强上拉、强下拉与弱上拉、弱下拉都是相对的概念,是相比较而言的。

    • 强上拉可以覆盖弱下拉

如果在同一节点既有上拉电阻又有下拉电阻结果会怎么样呢?这也是在电路级联时经常涉及到的问题。如图14所示的电路中,由两个2输入端的与非门与2输入端或门相连。设Y1=1,Y2=0;可以计算UY=R1(VCC-0.7V)/(Rc+R1)=8*4.3/10=3.44V,满足TTL标准高电平。因此强上拉覆盖弱下拉。

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图14

但如果考虑到与非门带多个同样的或门负载,那么Y的输出是否还满足TTL电平标准吗? 假设带有同样的负载为4个或门,经过计算Y=(8*4.3/(2+8/4))/4=4.3/2=2.15V<2.4V, 因此已经不满足TTL标准输出高电平的条件。如果考虑到Y后面还有负载,应把下级的输入电阻考虑到计算公式中。

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图15

小结:本节内容探讨了上拉、下拉电阻,并举例说明了在级联电路中上拉、下拉电阻对输出电平的影响,以及输出电压的计算方法。这些计算步骤和方法对后续TTL,CMOS等电路的计算同样适用。

 

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