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Verilog问题答疑(34)练习11 代码错误修改–视频教程

Posted in FPGA教学视频, 网络视频学院

2 Comments

  1. 6班李红梅

    感谢老师用心准备的错题查找,收获很大,特别是if(~out) 这一块,虽然知道这个语法,但运用的时候往往就忽略了。感谢老师的提醒!

  2. William

    当out 不是1bit时,一定要注意。 verilog 语法中取反 ~ 和 取非 ! 定义是不同的。 取反:是按位取反,结果也是多位的。 取非 :只是得到一个结果(真 or 假)

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