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Verilog 时钟的使用及触发器模型–视频教程-1

在Verilog时序电路的设计中时钟是最关键的要素,尤其在可综合的时序设计中只能利用时钟边沿进行处理。 在always过程中利用时钟边沿(posedge 或negedge)驱动的寄存器类型变量可以综合成触发器(flip-flop)模型,如D触发器(D Flip-flop),JK触发器等模型,最常用的模型是D触发器模型。

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