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Xilinx 7系列FPGA的时钟资源(3)

1. 区域时钟资源

区域时钟网络是独立于全局时钟网络的。区域时钟信号跨度只限于在一个区域内。区域网络专门用于源同步接口信号。

BUFIO

  • BUFIO(I/O clock buffer,输入/输出时钟缓冲器)独立于全局时钟资源,在I/O bank里驱动专用的时钟网络。BUFIO适合于源同步信号捕获(转发/接收器时钟分配)
  • BUFIO不能驱动逻辑资源,比如CLB,block RAM,DSP等
  • BUFIO可以被以下驱动:
    • 同一区域的SRCC和MRCC
    • 使用BUFMR的相邻区域中的MRCC
    • MMCM 时钟输出 0-3 在同一时钟区域内驱动 HPC(MMCM <3:0>输出具有BUFR和BUFIO的专用高性能差分路径。)
  • BUFIO的输入和输出之间有相位延迟

BUFR

  • 每个BUFR都可以驱动其所在区域的4个区域时钟网。
  • BUFR可以驱动I/O逻辑和逻辑资源(CLB, block RAM,DSP等)
  • BUFR 能够生成相对于时钟输入的分频时钟输出。 分频除数可以是 1 到 8 之间的整数。 BUFR 非常适合需要时钟域交叉或串行转并行(serial-to-parallel)的源同步应用
  • BUFR可以被以下驱动:
    • 同一区域的SRCC和MRCC
    • 使用BUFMR的相邻区域中的MRCC
    • MMCM 时钟输出 0-3 在同一时钟区域内驱动 HPC(MMCM <3:0>输出具有BUFR和BUFIO的专用高性能差分路径。)
    • MMCM 时钟输出 0-3
    • 通用互联
  • BUFR可以直接驱动MMCM时钟输入和BUFG

时钟区域树和时钟区域网

  • 区域时钟树和区域时钟网有低偏斜和低功耗的特点,没有使用的分支被断开
  • 区域时钟网被限制在其单独的区域内,不能在整个器件内传播
  • 一个时钟区域包括4个独立的区域时钟网

BUFMR

  • 每个bank里有两个BUFMR
  • BUFMR 驱动同一区域/bank以及上下区域/bank中的 BUFIO 和/或 BUFR
  • BUFR 和 BUFIO 原语(primitive)必须单独实例化(instantiation)
  • BUFMR可以被以下驱动:
    • 同bank的MRCC
    • 同区域的GT时钟
  • 从MRCC->BUFMR->BUFR/BUFIO的拓扑图1所示:
  • 图1 多区域缓冲器拓扑图

BUFH

  • 水平时钟缓冲器(BUFH)驱动单个区域中的水平全局时钟树主干
  • 每个区域有12个BUFH
  • BUFH可以被以下驱动:
    • 同区域的MMCM/PLL输出
    • 相同或是水平相邻时钟区域内的GT输出时钟
    • BUFG输出
    • 本地互联
    • 来自同一水平相邻区域/bank 中,左侧或右侧 I/O bank 的具有时钟功能的输入
  • 与驱动两个相邻区域的 BUFG 相比,BUFH 的功耗和抖动更低

 

文章参考

[1]Xilinx.com, 2021. [Online]. Available: https://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf. [Accessed: 24- Jun- 2021].

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