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Xilinx 7系列FPGA的时钟资源(2)

1. 具有时钟功能的输入

外部用户时钟必须通过有时钟功能 (clock-capable,CC) 输入的差分时钟引脚对引入 FPGA。 具有时钟功能的输入提供对内部全局和区域时钟资源的专用高速访问。 具有时钟功能的输入使用专用路由(routing),并且必须用于时钟输入以保证各种时钟功能的时序。

具有本地互连的通用 I/O 不应用于时钟信号。每个 I/O bank 位于单个时钟区域,包括 50 个 I/O 管脚。

具有时钟功能的输入在每个I/O bank中组织为2个MRCC(multi-region clock-capable,多区域时钟功能)和2个SRCC(single-region clock-capable,单区域时钟功能)对。

SRCC 访问单个时钟区域和全局时钟树,以及同一列上下的其他 CMT。 SRCC 可以驱动:

  • 同一时钟区域内的区域时钟线(BUFR、BUFH、BUFIO)
  • 同一时钟域和相邻时钟域中的CMT。
  • 全局时钟线(BUFG) 位于器件的同一上半部分/下半部分。

MRCC 可以访问多个时钟区域和全局时钟树。 MRCC 的功能与 SRCC 相同,并且可以额外驱动多时钟区域缓冲器 (BUFMR) 以访问多达三个时钟区域。

 

2.全局时钟资源

全局时钟是专有的互联网络,专门设计为了可以到达FPGA上任一时钟的输入,特点有:

  • 低偏斜
  • 低占空比失真(duty cycle distortion)
  • 低功耗
  • 改进的抖动容限(jitter tolerance)
  • 可支持极高频信号

全局时钟资源和网络包括以下路径和组成:

  • 时钟树和网络-GCLK
  • 时钟区域

时钟区域用来改善时钟分布。每个时钟区域最多可以有12个全局时钟域。时钟区域的尺寸固定为50个CLB(configurable logic block,可编程的逻辑功能块)高。通过固定时钟区域的尺寸,较大的 7 系列器件可以有更多的时钟区域。 7 系列 FPGA 提供 1 到 24 个时钟区域。如图1所示为XC7A100T的时钟区域X0Y2X1Y2

  • 全局时钟缓冲器

7 系列器件最多有 32 个全局时钟缓冲器(BUFG)。上半部的CMT只能驱动上半部的BUFG,下半部的CMT只能驱动下半部的BUFG。类似地,只有同一半部设备中的 BUFG 可以作为对同一半部设备中 CMT 的反馈。

具有时钟功能的输入可以通过存在于时钟主干列中的垂直时钟网络间接驱动BUFG。 这 32 个 BUFG 在设备的顶部和底部组成两组,每组 16 个 BUFG。 任何直接连接到 BUFG 的资源(例如,GTX 收发器)都有顶部/底部限制。 例如,顶部的每个 MMCM 只能驱动驻留在设备顶部的 16 个 BUFG。 同样,底部的 MMCM 驱动底部的 16 个 BUFG。

全局时钟缓冲器允许各种时钟/信号源访问全局时钟树和网络。 BUFG的可能输入源包括:

    • 具有时钟功能的输入
    • CMT驱动同一半器件中的 BUFG
    • 相邻的BUFG
    • 区域时钟缓冲器 (BUFR)
    • 千兆收发器(Gigabit transceiver,GT)

 

文章参考

[1]Xilinx.com, 2021. [Online]. Available: https://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf. [Accessed: 24- Jun- 2021].

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