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后端设计前的数据准备

后端设计前的数据准备

主要由代工 (Foundry) 和第三方设计公司提供的设计单元, 包括:

标准单元库 ( Standard Cell library):

输入输出管脚 (IO Pin) 的选择; 有单独的文档介绍

管脚制约型设计 (I/O intensive)

面积制约型设计 ( Area intensive)

存储单元产生器 ( Memory Compiler ); 有单独的文档介绍

第三方 IP; 有单独的文档介绍

图 1 数据准备

Data_prepare

图 2  需准备的文档

 

标准单元库 ( Standard Cell library):

标准单元库是底层电子逻辑功能的集合,例如AND,OR,INVERT,触发器,锁存器和缓冲器。这些单元被设计为高度固定,宽度可变的全定制单元。这些库的关键方面是它们具有固定的高度,这使它们可以成行放置,从而简化了自动数字布局的过程。标准单元通常是经过优化的全定制布局,可最大程度地减少延迟和面积。

典型的标准单元库包含两个主要组件:

库数据库-由许多视图组成,通常包括版图,示意图,符号图,抽象以及其他逻辑或仿真视图。以此作为出发点,可以导出各种信息的多种格式,包括Cadence LEF 格式和Synopsys Milkyway格式,这些格式包含有关单元版图的简化信息,满足用于自动布局布线工具。

时序抽象-通常以Liberty格式提供每个单元的功能定义,时序,功耗和噪声信息。

Standard+Cell+II

图 3  标准单元库

 

标准单元库可能还包含以下附加组件

单元的完整布局布线

标准单元的 Spice 模型

Verilog 模型或 VHDL-VITAL 模型 ( VITAL,VHDL Initiative Towards ASIC Libraries) 面向ASIC的VHDL模型基准)

寄生参数提取模型

DRC规则平台

Basic gates (AND, OR, NAND, NOR, INV, EXOR, EXNOR)

MUX

HA, FA

Special cells (Fillers, Tap cells, End Cap, De Caps)

Tie Cells

Metal Eco-able cells

AOI/OAI

Boolean function cells

Flops (Normal D flip flop, Scan-able flop with set / reset)

Clock gate

std-cell-rows-sdb

图 4  标准单元库

标准单元库

Standard+Cells+Cell+height+12+metal+tracks

Standard+Cells+Cell+height+12+metal+tracks

图 5  标准单元库

 

设计的重用 IP

随着超大规模集成电路的集成难度不断提高,同时市场竞争压力不断增加,集成电路设计逐渐引入了可重用设计方法学。

可重用设计方法学的主要意义在于提供IP核( Integillence Property 知识产权核)的供应商可以将一些已预先完成之设计以商品的形式提供给设计方,后者可以将IP核作为一个完整的模块在自己的设计项目中使用。由此,在实现类似功能时,各个公司就不需反复设计类似模块。这样做虽会提高商业成本,但亦显著降低了设计的复杂程度,从而缩短设计大型电路所需的时间周期并提高市场竞争力。

IP核供应商提供的产品可能是已验证的硬件描述语言代码,为了保护供应商的知识产权,这些代码大多是加密的。IP核本身也是作为集成电路进行设计,但是它为了在不同设计项目中能够得到应用,会重点强化其可移植性,因此它的设计代码规范更加严格。有的芯片公司专门从事IP核的开发和销售,ARM 就是一个典型的例子,这些公司通过知识产权的授权营利

 

IP_01

图 6 IP 的特点

 

IP_2

图 7  IP 的分类

 

Posted in 数字集成电路

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