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集成电路知识产权模块介绍 ( IP, Intelligent Popery)

知识产权模块介绍 ( IP, Intelligent Popery)

设计的重复使用 IP

随着超大规模集成电路的集成难度不断提高,同时市场竞争压力不断增加,集成电路设计逐渐引入了可重用设计方法学。

可重用设计方法学的主要意义在于提供IP核( Integillence Property 知识产权核)的供应商可以将一些已预先完成的设计以商品的形式提供给设计方,后者可以将IP核作为一个完整的模块在自己的设计项目中使用。由此,在实现类似功能时,各个公司就不需反复设计类似模块。这样做虽会提高商业成本,但亦显著降低了设计的复杂程度,从而缩短设计大型电路所需的时间周期并提高市场竞争力。

IP核供应商提供的产品可能是已验证的硬件描述语言代码,为了保护供应商的知识产权,这些代码大多是加密的。IP核本身也是作为集成电路进行设计,但是它为了在不同设计项目中能够得到应用,会重点强化其可移植性,因此它的设计代码规范更加严格。有的芯片公司专门从事IP核的开发和销售,ARM 就是一个典型的例子,这些公司通过知识产权的授权营利

IP_01

图 1 IP 的特点

 

IP是针对“片上系统 System on the Chip SOC”

图 2 针对片上系统的IP

 

数字芯片的典型IP 组件

小个头的IP

逻辑门: 门,触发器,加法器,多路复用器等, 可以从这里构建出任意逻辑

内存,寄存器文件: 超过几个触发器的大型存储就需要它们

数据路径 Datapath: 用于简单的加 ”ADD” 或乘 ”MULTIPLY” 以外的复杂算术

图 3 标准单元IP

 

图 4 标准单元在芯片中的作用

 

大个头的IP– 称为 “IP 核, IP Core”

CPU核: 从8位至32位, 小而简单的如 8051,或大而复杂的如 ARM, MIPS 核

数字信号处理器 (DSP): 用于语音,视频,图像,电信应用程序,比CPU效率更高

单用途内核,如:MPEG引擎,MP3引擎,以太网络处理器等

 

图 5  IP 核模块

 

从逻辑-电路-版图 Logic – Circuit – Layout Abstractions

标准单元逻辑整齐排成一排排放在芯片表面; 引线穿越过一行行单元格的顶部

图 6  逻辑-电路-版图

 

IP 的分类

硬核 Hard IP: 人们所需要使用模块的固定的掩膜版图,作为黑匣子来使用

软核 Soft IP: 所需要使用模块的可综合版本,例如,Verilog程序,RTL代码等, 后续需要大量的工作如综合,验证,布局布线等

固核 Firm IP: 处于两者之间,所需要使用模块的网表;如 Gate level netlist;后续还需要布局布线等

目前数字IP可以提供上述所有形式的IP 核;模拟 IP只能提供硬核

IP_2

图 7  IP 的分类

 

示例:CPU核与内存核

人们经常购买作为IP硬核CPU, 只需获取布局版图,将其作为模块 ( 黑盒子)放入芯片中,然后运行即可

但是内存块不是这样的。 他们通常是软核,人们不购买布局版图, 人们购买了一个“制作”内存布局版图的程序。 被称为存储器 “发生器 Generator” 或 “编译器 Compiler”, 这是因为一个内存硬核IP的变化太多, 人们要指定多少个字,多少个位/字,多快,消耗多少功率,存储块应为何种形状等,不可能把所有的组合都用硬核的方式穷尽,而是更容易在构建内存结构的软件 “Generator, Compiler” 中提供这种灵活性

图 8 CPU核 (硬核) 与内存核 (软核)

 

硬核的特点:

无法更改

仅适用于特定的半导体制造工艺

最小的灵活性,最大的“易用性”

软核的特点:

提供源码,可以更改它,可以将其移植到制造所需芯片的任何工艺中

需要做更多的工作–必须对其进行综合,仿真,布局布线等,并确保其正确性

 

IP所需提供的文档资料:

软核:

IP核的可综合代码,例如,Verilog程序;

输入输出管脚说明

用于仿真的时序和功率信息

仿真模型

应用指南

电路原理图

 

硬核:

IP核的掩膜版图

输入输出管脚说明和布局图

用于仿真的时序和功率信息

仿真模型

应用指南

 

Posted in 数字集成电路

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