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模拟集成电路版图设计流程

版图设计流程

版图 Layout 是电路图的转换和反映,

芯片是版图的物理实现,

 

1, 认识版图

模拟芯片版图有两大组成部分:

器件 Device:

MOS管, 电阻, 电容, 三极管, 二极管, 电感等

互连和通孔 Connection &Via:

金属互连 ( 第一层金属,第二层金属… Metal 1, M1… Mn )

 

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图 1 版图的构成

 

版图是由数十个单独的版组成的集合,它们自上而下层层叠起来,就形成我们看到的版图,每一个单独的版生成一个或多个掩膜版,每一个掩膜版对应集成电路工艺中的一组工序,例如,M1掩膜版对应生成第一层金属互连的这组工序,其中包括金属淀积,光刻,刻蚀,化学机械平面化 ( CMP, Chemical mechanical polishing (CMP) or planarization ), 清洗等工序

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图 2 电路图和版图的关系

 

图 3 器件和版图的关系

 

制作场效应晶体管的掩膜版最少数量是5个,它们分别对应的工艺是:形成N ( 或P) 管源漏区,形成多晶硅栅区,形成接触孔,形成金属引线孔,形成钝化层窗口; 而制作双极晶体管的掩膜版最少数量是7个,掩膜版的增加提高了两方面的费用,其一是增加了制版的成本,增加一次性工程费用 ( Non-Recurring Engineering, NRE), 再就是增多了芯片制造工序,提高了芯片加工制造费用 (Recurring Engineering)。

 

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图 4 不同尺寸晶体管的版图

 

2, 版图布局考量

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a, 布局规划:

考虑打金线键合垫 ( Bonding pad) 的位置影响来决定模块的摆放及其输入输出方向

考虑模块间的连接关系确定整个布局; 尽量短的连线, 尽量少的交又, 尽量不要在模块上通过连线

考虑信号的要求来决定模块布局, 如信号的绝对对称性;

面积估算: 模块间留下足够的距离布线; 要考虑电源线走线、有对称要求的差分信号走线、有隔离要求的信号走线等,预留足够空间;

估计引线问题

b, 一些小提示:

不要受最小尺寸限制 ,适当放大间距、宽度之类

不要用最小线宽布线,而更应关注寄生电阻是否较低

多打通孔,既保证连接,又减小寄生电阻

尽量让所有的管子保持在同一个方向

对于模拟电路,不要在模块上,或者任何元件上,走信号线

敏感信号和比较噪的信号线不要经过任何元件上方

信号线不要经过电容上方

 

下图是一个简单的CMOS运算放大器的版图(输入在左侧,补偿电容器在右侧)。 金属层的颜色为蓝色,绿色和棕色,分别为N和P掺杂的Si,多晶硅为红色,通孔为十字形。

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图 5 简单运算放大器版图

 

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图 6 一个运算放大器的布局规划

 

3,画版图方法:

a, PDK 中的 Pcell → 版图

这种方式需要对电路原理图的构造非常熟悉, 并且对版图的布局规划心中有数;用Pcell 把电路原理图中所有的器件都实物化 到版图窗口中,放到布局规划中预定的位置,再将引线布通;该方法的优点是布局布线自由度很大,可以充分体现和发挥设计者的功力,缺点是耗时较多;

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图 7 PDK中的 Pcell 生成版图

 

b, 电路原理图 Schematic →版图 Layout

使用版图编辑工具 ( Cadence 的 Virtuoso, Springsoft 的laker) 将电路原理图自动生成版图,在此基础上进行布局,引线调整到所需的位置;该方法的优点是充分应用设计工具的强大功能,快速由电路原理图生成版图,在此基础上,再根据布局规划做适当的调整;缺点是调整的幅度有限;

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图 8 DAC 版图设计

 

4, 版图设计艺术

找出五六个不是最小尺寸的设计规则;

找到寄生参数最小的金属层;

有充足的宽导线和通孔;

采用器件一致的方向;

早点注意你的敏感信号和大噪声信号;

如果版图看上去不错,它肯定工作;

学习芯片加工制作工艺;

电源线宽度尽量宽些;

不要让噪声进入衬底;

 

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图 9 运算放大器版图

 

5, 考虑静电泄放(ESD)

ESD即静电放电效应,是芯片制造和使用过程中最易造成芯片损坏的因素之ー。它的产生主要有三个途径:

人体接触:带静电的人手触摸芯片;

机器接触:制造过程中,与机器接触

自产生电荷:已封装芯片在组装或运输过程中产生电荷

人体在某种环境中可以存有1.5KV~2KV的静电压,这样高的电压可产生1.3A的峰值电流,如果施以未保

护芯片的键合垫上,将有可能击穿MOS通道,或将多晶硅栅极烧融。

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图 10 静电泄放保护电路

 

Posted in CMOS模拟集成电路

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